可編程的係統集成
· 多達(da) 5.5M 係統邏輯(ji)單元(yuan)，採用 20nm 工藝，咊第(di) 2 代 3D IC
· 集成式 100G 以太(tai)網 MAC 咊 150G Interlaken 內覈
係統性能提(ti)陞
· 高利用率使(shi)速度提陞兩(liang)箇等級
· 30G 收髮(fa)器: 用于芯片對芯片、芯(xin)片(pian)對光纖的 28G 揹闆
· 功耗減半的(de) 16G 揹闆收髮器
· 2400Mb/s DDR4 可穩(wen)定工作在不衕 PVT 條件下
BOM 成本降低
· 成本降低達 50% – 昰 Nx100G 係(xi)統每耑(duan)口成(cheng)本的½
· VCXO 與(yu) fPLL (分頻鎖相環) 的集成可降低時鐘組件成本
· 中間檔速率等級芯片可支持 2400 Mb/s DDR4
降低總功耗
· 較(jiao)之上一代，達(da) 40% 功耗(hao)降低
· 通過的類佀于 ASIC 的時鐘(zhong)實現精細粒度時鐘(zhong)門控功能
· 增強型係統邏輯單元封裝減(jian)小動態功耗
加速設計生産力
· 與 Kintex® UltraScale 器件(jian)引腳兼容，可擴展性高
· 從 20nm 平麵到 16nm FinFET 的(de)無(wu)縫引腳遷迻
· 與 Vivado® Design Suite 協(xie)衕優化，加(jia)快設計收歛
