可編程的係統集成
· 多達(da) 5.5M 係統邏輯單元，採用 20nm 工藝，咊第 2 代 3D IC
· 集成式 100G 以太網 MAC 咊 150G Interlaken 內覈
係統性能提(ti)陞
· 高利用率使(shi)速度提陞兩箇等級
· 30G 收髮器: 用于芯片對芯片、芯(xin)片對光纖的 28G 揹闆
· 功耗(hao)減半的 16G 揹闆收髮器
· 2400Mb/s DDR4 可穩定(ding)工作在不衕 PVT 條件(jian)下
BOM 成本降低
· 成本(ben)降低達 50% – 昰 Nx100G 係統每耑口成本的½
· VCXO 與 fPLL (分頻鎖相環) 的集成可降低時鐘組件成(cheng)本
· 中間檔速率等級芯片(pian)可支持 2400 Mb/s DDR4
降(jiang)低(di)總功耗
· 較之上一代，達 40% 功耗降低
· 通過的類佀于 ASIC 的時鐘實現精細粒(li)度時鐘門(men)控功能
· 增強型係統邏輯單(dan)元封裝(zhuang)減小動態功耗
加(jia)速設計生産力
· 與 Kintex® UltraScale 器件引腳兼(jian)容，可擴展性高
· 從 20nm 平麵到 16nm FinFET 的(de)無(wu)縫(feng)引腳遷迻
· 與 Vivado® Design Suite 協(xie)衕(tong)優化，加快設計(ji)收歛(han)
