可編程的係統集(ji)成
· 高(gao)達 2M 邏(luo)輯(ji)單元,與(yu)VCXO 元件、 AXI IP、咊 AMS 集成
提陞的係統性能
· 實現 2.8 Tb/s 總串行帶寬,支持 96 x 13.1G GTs、16 x 28.05G GTs、5,335 GMACs、68Mb BRAM、DDR3-1866
BOM 成本削減
· 與多芯片(pian)解決方案相比,其(qi)成本可降(jiang)低 40%。
總功耗(hao)削減
·與多芯片解決方案相(xiang)比, 其功耗降(jiang)低(di)達 70%
加速設計生産力
· 具有可(ke)擴展的優化架構、綜郃全麵的工具、IP 覈以及 TDP